募集情報

給与

【時給】3,200円～
交通費別途支給
【月収例】48万円＝時給3200円×150時間（残業代別途）

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勤務地

【エリア】大阪府 大阪市北区
【最寄駅】大阪メトロ谷町線 東梅田駅 徒歩 5分

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仕事内容

【FPGA/ASICのフロントエンド設計】
・取引先様が依頼した案件に対して、設計検証作業を行っていただきます。
・仕様書作成→フロント：RTL設計/検証→ミドル：合成/DFT→ミドル：合成/DFT→実機評価対応
・案件ごとにチームを組み、自社または取引先様で作業を行います。
【担当製品】 ー

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必要な
スキル

【こんなスキルや経験のある方を歓迎します！】
デジタルまたはアナログ回路設計・検証の実務経験をお持ちの方
(VerilogHDL/VHDL/SystemVerilogを用いたRTL設計/検証等)。評価デバッグ経験をお持ちの方。
【活かせる経験】
VCS（synopsys）

職種

【電気系設計・開発】電気･電子系

使用するツール

VCS（synopsys）、Quartus?（ALTERA）、ModelSim 言語VerilogHDL/VHDL/SystemVerilogなど

勤務曜日・勤務時間・残業・休日

【曜日】 月火水木金
【時間】 09:00 ～ 17:30 （休憩60分）
【残業】 0時間程度
【休日】 土日

契約期間

長期

派遣先

ソフトウェア会社でのお仕事です。

採用時の条件

【雇用形態】 正社員
【採用時期（派遣期間）】 ー
【給与（年収例）】 ー