募集情報

給与

【時給】2,100円～
交通費別途支給
【月収例】33万6000円＝時給2100円×160時間（残業代別途）

---

勤務地

【エリア】山梨県 笛吹市
【最寄駅】中央本線（東日本） 石和温泉駅 車 15分

---

仕事内容

■FPGA/LSIの論理回路設計/検証業務■
・Verilog/VHDLによる設計
・System Verilogを用いた検証
・高位設計言語（SystemC）による回路設計、検証
【担当製品】 システムサーバ

---

必要な
スキル

【こんなスキルや経験のある方を歓迎します！】 Verilog/VHDLによる設計・検証経験がある方。／画像系もしくは通信系のハードウェア知識のある方。
【活かせる経験】 C言語の知識、System Verilogを用いた検証、高位設計言（SystemC）による回路設計、検証経験のある方は尚可

職種

【システムエンジニア、テスト・評価】IT系（開発）

使用するツール

Verilog HDL、Verilog、SystemWalker

勤務曜日・勤務時間・残業・休日

【曜日】 月火水木金
【時間】 09:00 ～ 18:00 （休憩60分）
【残業】 20時間程度
【休日】 土日

契約期間

長期

派遣先

システム構築・ITインフラ関連会社